Soutenance de thèse de Paul DEVOGE

Alors que les coûts des usines et équipements de fabrication de semi-conducteurs augmentent d'années en années avec la complexification des technologies, certains acteurs de l'industrie tel que STMicroelectronics cherchent à se différentier non plus en jouant la course aux nanomètres et à la loi de Moore, mais en offrant des produits performants et généralement peu onéreux répondant à des besoin spécifiques, tel que les microcontrôleurs, les capteurs, les MEMS, l'électronique de puissance, etc. Pour produire des puces peu onéreuses, il faut minimiser les coûts de fabrication, et c'est dans cette optique que les travaux de cette thèse se positionnent. Les puces doivent être fabriquées en utilisant le moins d’étapes de fabrication et de masques photolithographiques possibles. Dans ce manuscrit, plusieurs architectures de transistors à effet de champ à coût de fabrication ajouté nul sont proposées dans une technologie CMOS 34nm embarquant une mémoire non volatile. Ces architectures innovantes sont créées en réutilisant intelligemment des étapes de fabrication et masques déjà existant dans la technologie. Les contraintes qui accompagnent l'utilisation d'architecture de transistor à coût nul sont étudiées, et ce, des points de vue de la fabrication, de la performance électrique, de la fiabilité, et de la conception de circuits. Ces transistors sont conçus sur ordinateur, leur comportement électrique est simulé, ils sont ensuite fabriqués et caractérisés en termes de performance et de fiabilité d'un point de vue du composant individuel jusqu'au circuit électronique complexe.

As the cost of semiconductor manufacturing fabs and equipment increases year after year with the complexity of the technologies, some industry players such as STMicroelectronics are no longer playing the race to nanometers and Moore's law, but by offering high-performance and generally inexpensive products meeting specific needs, such as microcontrollers, sensors, MEMS, power electronics, etc. To produce low cost chips, it is necessary to minimize the manufacturing costs, and it is in this context that the work of this thesis is positioned. Chips must be fabricated using as few fabrication steps and photolithographic masks as possible. In this manuscript, several field-effect transistor architectures with zero added manufacturing cost are proposed in a 34nm embeded non-volatile memory CMOS technology. These innovative architectures are created by intelligently reusing fabrication steps and masks already existing in the technology. The constraints that accompany the use of zero cost transistor architectures are studied from the fabrication process, electrical performance, reliability, and circuit design points of view. These transistors are designed on the computer, their electrical behavior is simulated, and they are then fabricated and characterized in terms of performance and reliability from the point of view